消息称三星电子调整 1c nm DRAM 内存设计：牺牲外围密度以保障良率

IT之家于2月11日报道，韩国媒体ZDNet Korea在当地时间昨天指出，三星电子正在对其下一代1c nm制程DRAM内存进行设计改进，旨在更有效地提升生产良率。

据悉，三星在1c nm内存的初期设计中设定了较为严苛的线宽标准，以期提高存储密度和每片晶圆的位元输出，从而在成本上形成相对于竞争者的优势。然而，降低线宽的要求也意味着对生产工艺的稳定性有更高的要求，这给三星带来了良率方面的挑战。

消息人士透露，三星电子在2024年底对1c nm DRAM的设计进行了调整：核心电路线宽保持不变，但外围电路线宽的要求得到了放宽，目的是尽快提升1c nm的良率，以满足大规模生产的需求。

鉴于1c nm将应用于HBM4内存，以及1b nm曾面临诸多良率问题，1c nm的顺利量产将对三星电子未来几年在DRAM市场的竞争力产生深远影响。

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